芯片人看AI · Agentic EDA

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Agentic EDAAgentCoreACE-RTLLLM4CovSelf-Evolved ABCTOPCELLAgentrysSpec-to-GDSRTL生成DV验证证据链回退机制

事情是这样的。

前几天，我看到了一组很容易让芯片人上头的数字。

• 1.230 GHz

• 5,563 µm²

• P&R DRC 0，天线违规 0

• PPA closure 跑了 9 轮，预算一共 12 轮

一个由几十个节点组成的 Agent 系统，把一颗 32 位处理器从规格一路推到了 GDS。前端写 RTL，DV 拿 ISA golden model 做 bit-exact 检查，后端综合、布局、布线、收 PPA，signoff 再跑 DRC 和天线检查。

整条链路，厂商声称这次执行没有人工操控。

我第一反应是，挺牛。

第二反应是，等等，先别急着喊 AI 已经会造芯片了。

我做芯片设计的时间不算短，综合、验证、ECO、时钟复位、低功耗这些东西，多少都折腾过。干过这行的人应该都有一种近乎条件反射的警惕。报告绿了，不等于设计一定对。时序好了，不等于约束没被动过。DRC 清了，也得看跑的是哪套 deck，有没有 waiver，corner 是不是齐的。

芯片 flow 太复杂了，复杂到任何一个漂亮数字后面，都可能藏着十几个口径。

一、三年三级跳：从 Copilot 到 Agent

所以我花了些时间，把 NVIDIA 2024 年的 AI for Chip Design、Stanford 2025 年的更新版、2026 年的 Agentic AI 和 ADA 公开材料，还有 AgentCore、Self-Evolved ABC、ACE-RTL、LLM4Cov、TOPCELL、HySpecPro 全摊开，一项项对。

看完以后，我的感觉有点微妙。

AI 确实开始进入芯片设计的深水区了。

但大家可能盯错了地方。

2024 年 NVIDIA 讲 AI for Chip Design 时，中心仍然是工程师。AI 做分析、预测和优化，像一个很强的 Copilot。

到 2025 年，公开材料里开始出现 LLM gate sizing、RTL 数据、ChipAlign、RTL coding agent 和 debug agent。模型不再只是看报告，它开始碰设计对象。

2026 年再往前走，公开叙事已经变成 Generate、Optimize、Debug、Analyze 四类 Agent。Agentrys 展示的 Composable Silicon 更激进，直接把 Spec-to-GDS 拆成一群专业 Agent 来跑。

这不是 PPT 里多了几个 Agent 方框那么简单。

控制权开始移动了。

以前是工程师点工具、读报告、判断问题、改设计，再点一次工具。现在的目标，是让 Agent 自己维持设计状态，调用工具，读失败证据，做修改，再跑回归。

二、AgentCore：那颗核不复杂，那条红线才值钱

AgentCore 最让我感兴趣的，也不是那颗 32 位处理器本身。

坦率讲，这颗核并不复杂。单发射、顺序执行，支持整数基础指令和乘法子集，不带除法、浮点和向量。拿它跟今天的高性能 CPU 或 GPU 比，没有意义。

最值得看的是那条红色的回退边。

后端发现 PPA 收不住，可以把问题推回微架构。微架构改完，RTL 重新生成，DV 重新跑，后端再来一遍。

做过芯片的人都知道，这条边有多麻烦。

现实里的前端和后端从来不是一条直线。一个 pipeline 深度的调整，可能改善频率，又把面积和功耗推高。一个 clock gating 策略能省动态功耗，也可能把时钟结构、DFT、formal 和低功耗验证一起拉下水。工程闭环，本来就会来回折返。

AgentCore 把这种折返明确画进了系统。

它还做了几件挺工程的事：

• 每个 debug 和优化环都有硬预算，不允许 Agent 无限烧 token 和 license

• DV 不只看仿真有没有结束，还用独立 ISA golden model 检查 retire stream，要求 bit-exact

• 工具运行的结果需要落成 artifact、manifest 和事件日志，而不是只留一段聊天记录

这几件事看起来没有 50 Agent 那么性感，却比 Agent 数量重要得多。

因为 Agent 最危险的地方，不是它不会做事。

是它很会把一件错事做完。

• 你让它把测试跑绿，最省力的办法可能不是修 RTL，而是删掉 failing test

• 你让它收时序，它可能放松约束

• 你让它提高 coverage，它可能堆一堆重复 stimulus，数字上去了，那些没覆盖的状态还在那里

所以长流程 Agent 一定得有不可绕过的 Oracle，还得有权限边界和回滚。

三、给 AgentCore 泼一点冷水

说到这里，也得实事求是。

它用的是 ASAP7 预测工艺库，不是真实 foundry PDK。后端主要是 Yosys、OpenROAD、KLayout 这些开源工具。页面最终写的状态也不是 foundry signoff，而是 PASS-WITH-LIBRARY-WAIVERS。

这两者差得很远。

真实项目里还有完整的 PVT corner、OCV、SI、IR/EM、可靠性、LVS、DFM、低功耗状态、scan、MBIST、模拟接口和一大堆项目特有规则。一个 KLayout DRC 0，不能直接兑换成 Calibre 或 IC Validator 的 tapeout 签字。

公开工作流里还放了两个条件式人工暂停点。一个确认规格分类，一个在 PPA 约束冲突时让用户决定保持还是放宽。公司可以说这次运行没有触发，但我们没有事件日志，没法自己核验。

我不是想挑刺。

恰恰相反，我觉得这个 Demo 很有价值。只是它的价值应该放在正确的位置上。

它证明了 L3，也就是预测工艺库加开源工具的端到端 flow 可以被 Agent 串起来。它没有证明 L4 的 foundry signoff，更没有证明 L5 的 silicon。

四、Agentrys：数字漂亮，但别把 35/35 读成万能

顺着这条证据线，再看 Agentrys 的 RTL 和 DV 结果，就更容易理解了。

• RTL coding 总通过率 95.8%，对应 251/262

• Code Debug 是 35/35，也就是 100%

• DV 里 Stimulus、Checker、Assertion 分别做到 75/83、68/71、91/95

这些数字不错，但别把 35/35 读成 Agent 已经能修任何 RTL bug。

它只说明这 35 道题全过了。样本量放在那里，真实设计里那些跨模块、跨周期、夹着 reset、clock、X propagation 和协议歧义的问题，难度不是一个量级。

更关键的是，这些数字是多 Agent、多轮尝试后的任务覆盖率，不是单次生成的 Pass@1。没有候选数、最大轮次、token、仿真次数和 wall time，95.8% 只能说明最终解出来了多少题，不能说明每道题花了多少代价。

不过架构思路是对的。

Planner 拆任务，多个 solver 并行找解，simulation specialist 跑工具，adversarial verifier 专门唱反调，再根据执行证据聚合。这套架构没有让几个 Agent 互相夸，compiler 和 simulator 才是裁判。

五、两条路线：ACE-RTL 用并行换时间，LLM4Cov 把失败吃回训练

ACE-RTL 用一个 32B 的 RTL 专用 Generator 产候选，再让 Claude 4 Sonnet 做 Reflector 和 Coordinator。5 条轨迹并行，每条最多 30 轮。任何一条先成功，其他轨迹就停。

它的四类 APR 简单平均是 89.84%。平均 wall-clock iteration 从 11.30 降到 4.08，看起来快了 2.77 倍，token 变成 1.12 倍。

这里需要咬文嚼字一下。

2.77 倍是更快拿到第一个成功结果，不是总算力省了 2.77 倍。它用并行换时间。对于工程项目，这依然可能很值——工程师等的是墙上时间，不是论文里的单线程优雅。但成本口径必须一起报。

LLM4Cov 走的是另一条路。

它没有只让 30B teacher 生成一堆漂亮答案，然后让 4B student 照着背。它先让 student 自己去跑，专门收集 student 真会撞上的低 coverage 和仿真失败状态，再让 teacher 或 student 生成修复，只保留经过 Xcelium 和 IMC 验证后确实变好的转移。

这一下挺关键：模型需要学会自己会怎么失败。只看老师那些漂亮的成功轨迹，远远不够。

• 最终 4B 模型在 CVDP-ECov 上做到 69.2% pass 和 90.4% 平均 coverage，超过了 30B teacher

• 代价：57K 训练数据、72 个 A100 GPU 小时、约 420K 次 simulator call

• 没有免费午餐——所谓小模型反超大模型，背后塞进去的是大量执行反馈

六、Self-Evolved ABC：敢直接改 EDA 工具自己

再聊一个我觉得特别骚的工作。

这篇论文不是让 Agent 用 ABC 做综合。它让 Agent 直接改 ABC。

一个大约 120 万行 C、4,000 多个文件的定制仓库，一个 Planner，三个互不重叠的 Coding Agent，分别搞 flow orchestration、AIG 优化和 technology mapping。每一轮改完代码，先编译，再跑 regression，再做 CEC，然后拿 ASAP7 STA 和 area 算 QoR。

错了就回滚。对了才合并。

全部子系统一起进化后，归一化 QoR 从 1.000 降到 0.917，改善约 8.3%。平均 WNS 改善大约 8% 到 9%。Agent 一共生成了 87,749 行 C，87 个 CPU 节点并行，总成本约 2,400 美元。

这个结果很猛，但我更喜欢它的守门方式：

• 编译保证它能活

• CEC 保证功能没被改坏

• QoR 再决定它值不值得留下

三道门少一道，结果都可能变味。

论文也有明显缺口：没有给出 held-out benchmark，反馈集和最终汇报集看起来没有严格分开。代码和 evolved repository 也没公开。8.3% 更像在已知 suite 上反复打磨出来的成绩，还不能直接外推到未知设计。

七、TOPCELL：模型选方向，算法守边界

TOPCELL 则让我看到了另一个很适合芯片工程的分工方式。

它不让 LLM 自由改 SPICE 网表。模型只做一件事——选择 pivot pair。确定性的 SwapNet 负责执行合法拓扑变换，结构约束守住功能等价。训练时用 GNN 预测 routability，最终再交给 SPICE 和 NVCell 2 的 P&R 流验真。

模型选方向，算法守边界，工具给真值。这个组合比让大模型随手生成一坨晶体管，靠谱太多了。

论文报告的平均加速是 85.91 倍，很炸。但 10 个案例里有一个 562.03 倍的离群点，把算术平均拉得很高：

• 中位数 16.90 倍

• 几何平均 27.66 倍

• 总运行时间之比 30.99 倍

• 还有一个 OAI211_X1，OTC 从 53 变成 85，质量退化了

这不影响 TOPCELL 有价值，但它提醒我们：工程论文里一个平均值可以藏很多东西。看分布，看中位数，看最差案例，看质量有没有一起掉——这些比标题里的 85.91 倍更重要。

八、什么才算真正的 Agent？

HySpecPro 也得单独说一句。

它是这批材料里时间很新的 EDA 论文，但不是 Agent 论文。核心是谱嵌入、CMA-ES 和 GPU 批处理，做的是超图二分。把它硬塞进 Agentic EDA，只会让分类越来越乱。

这也是我翻这批资料时一个挺强烈的感受：

现在只要论文里有搜索、有 GPU、有一点自动迭代，就很容易被包装成 Agent。可一个系统要称得上 Agentic，至少得有：

• 持续状态

• 可执行动作

• 环境反馈

• 策略更新

• 停止条件

一个算法很自动，不等于它就是 Agent。

九、从工业自动化看 Agentic EDA

聊到这里，我突然想到了工业自动化。

工厂从手工作坊走到自动生产线，靠的从来不是等一个全能工人出现。它得先把工位拆清楚，把公差写下来，把量具放到线上，还得有停线和返工机制。

Agentic EDA 也有点像这个过程。LLM 像工人，EDA 工具给它手，tool report 是量具，Oracle 是公差，rollback 是停线按钮。少了后面这些东西，工人越聪明，废品可能造得越快。

再回来看，几条技术线就合上了：

• AgentCore 在做长流程编排

• Agentrys 和 ACE-RTL 在做 RTL 生成与修复

• LLM4Cov 在把执行失败吃回训练

• Self-Evolved ABC 在改 EDA 工具自己

• TOPCELL 在受约束动作空间里找拓扑

它们看起来完全不同，却都绕不开同一个循环：生成候选 → 调用工具 → 读取证据 → 判断好坏 → 保留或者回滚 → 再来一轮。

十、先别数 Agent，先数证据

我一直觉得，很多人对 Agentic EDA 的想象，还是一个更聪明的聊天框。你输入一句帮我优化 PPA，它就吐出一个更好的 RTL。

现实不会这么浪漫。

芯片设计里值钱的是一条能重复执行的责任链。哪个 snapshot，哪版 SDC，哪个 corner，哪个 simulator，哪套 golden model，谁改了 waiver，失败以后回到哪一步——全部得能查。一句看起来很聪明的答案，反而没那么贵。

Agentic EDA 不是给 Agent 一个 Shell。Shell 只给了它手。Flow 还得补上契约、门禁、记忆和责任链。

尤其是 clock、reset、low power 这些地方，我会更保守。Agent 可以帮你聚类路径、读 CDC/RDC 报告、提出候选修复，但 reset sequencing、CDC waiver、UPF domain crossing、power-state truth table 这些东西，一旦做错，后果不是报告难看——是硅回来以后你连补丁都打不上。

所以企业落地不要从完整 Spec-to-GDS 开始。先挑那些 Oracle 硬、修改范围小、失败能回滚的任务：

• RTL 编译和仿真失败修复

• Coverage gap 定向补激励

• Lint、CDC、RDC 的归因和局部补丁

• CEC 保护下的综合 pass 搜索

• ECO 候选生成和验证

把这些跑稳，再让后端证据触发有限的 RTL 回退。

一开始肯定会笨拙，甚至比工程师手工做还慢。工具 adapter、日志格式、golden 区域、权限、budget、rollback——这些脏活一个都省不了。

但一旦这些东西搭出来，收益会开始复利。因为你沉淀下来的不是某次聊天，而是一套已经被工具验证过的动作和证据。

回到开头那组数字。1.230 GHz 很漂亮，5,563 µm² 也很漂亮。

可我现在更在意的是 9/12。

它说明系统被允许在预算里失败、修改、再试，直到 PPA 收住。这个能力还很早，离真实 tapeout 还远，但方向已经露出来了。

未来的芯片设计，不会因为模型突然变成天才就自动化。

它会因为越来越多工程步骤被做成可执行、可检查、可回退的系统，慢慢变得可以交给 Agent。

先别数 Agent。

先数证据。

本文依据以下公开材料整理，文中的 8 张机制图由 ImageGen 根据公开资料重构，不是厂商或论文原图：

• Agentrys Composable Silicon

• CVDP RTL Coding

• Autonomous Verification

• Autonomous Evolution of EDA Tools

• ACE-RTL

• LLM4Cov

• TOPCELL

• HySpecPro

• CVDP Benchmark

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